0.7nm芯片的晶體管：CFET技術突破與應用潛力
CFET架構消除n-p間距限制
在CFET（共源極場效應電晶體）器件中，n型和p型MOS晶體管堆疊在一起，首次消除了標準單元高度中n-p間距的限制。這種架構若能與先進的晶體管接觸和供電技術相結合，將為極小化芯片尺寸提供關鍵解決方案。
寄生電容減小與性能提升
CFET的第二個共同優勢是寄生電容減小。位於壁兩側的兩個場效應電晶體（FET），其內壁分別為n和p，外壁則為n和n或p和p。這種設計允許比基於納米片的單元放置得更近，同時不會引起電容增加，從而提升芯片性能。
產業路線圖與技術進展
Imec、Intel、TSMC和Samsung等產業巨頭正積極推進製程技術。目前，這些公司正將其製程推進至1.8nm（18A）和1.6nm（16A）節點，並採用全柵極電晶體（如Intel稱之為RibbonFET）。對於更遠的製程節點，如0.7nm，CFET被視為取代GAA（全環繞柵極）的重要方向。
未來展望
隨著製程持續縮小，互連線（互連）也必須同步縮小。銅作為數十億納米級導線的首選材料，在芯片內部複雜的3D網格中傳輸電力和數據。CFET技術的成熟將有助於克服短溝道效應帶來的漏電流問題，並進一步提升芯片的能效與密度。