華為提出「韜定律」，尋找國產芯片自己的進化方向
核心概念：以「時間縮微」替代「幾何縮微」
華為提出「韜定律」，主張以「時間縮微」替代傳統的「幾何縮微」作為半導體與電子系統演進的新指導原則。該定律強調通過系統性降低時間常數（韜τ），持續壓縮信號傳播時延，從而提升整體系統性能。
關鍵技術：邏輯摺疊（LogicFolding）
華為提出通過「邏輯摺疊」等創新技術，縮短芯片內部信號傳輸路徑，提高晶體管密度，實現更高集成度與更強的系統性能。這項技術被視為突破傳統制程限制的關鍵路徑。
多層級協同優化體系
「韜定律」構建了貫穿器件、電路、芯片到系統層面的多層級協同優化體系，涵蓋從底層器件到上層系統設計的全鏈條優化，確保整體性能的持續提升。
未來目標：2031年達到1.4納米制程水平
根據華為發佈的規劃，基於「韜定律」的高端芯片，預計到2031年，其晶體管密度將達到1.4納米制程的同等水平，標誌著中國在半導體領域自主演進路徑的明確方向。
相關延伸
- 華為何庭波發表署名芯片論文：相關技術細節在華為何庭波發表的芯片論文中進一步闡述。
- 麒麟2026/2027芯片計劃：華為表示麒麟2026及後續芯片將基於「韜定律」進行研發，逐步實現自主化與高性能突破。